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CoWoS (Chip-on-Wafer-on-Substrate) 是台積電開發的 2.5D 先進封裝技術, 為當前人工智慧(AI)與高效能運算(HPC)晶片的核心基礎。 它的名稱結合了兩個主要製程步驟: |
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CoW(Chip-on-Wafer): |
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先將多顆裸晶(諸如GPU﹑CPU 等處理器)與高頻寬記憶體(HBM)透過微凸塊(Micro-bump)橫向並排﹑堆疊在中介層(Interposer)上進行高密度連接。 |
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WoS(Wafer-on-Substrate): |
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再將整組中介層模組安裝到封裝基板(Substrate)上, 最後連接至外部電路。 |
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結構優勢: |
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縮短晶片與記憶體間的物理距離, 大幅提升資料傳輸頻寬與速度, 同時降低功耗和延遲。 |
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CoWoS 的三大類型 |
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CoWoS-S(Silicon): |
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採用傳統矽中介層。技術最成熟﹑訊號傳輸最穩且密度極高, 是旗艦級 AI 晶片(如 NVIDIA Hopper 系列)的主流配置, 但成本較高且尺寸放大時良率較難克服。 |
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台積公司的CoWoS®-S解決方案為超高效能運算應用, 提供最頂尖的封裝技術。晶圓級系統整合技術可在大面積的矽中介層上實現高密度互連佈線與嵌入式深溝槽電容(Embedded Deep Trench Capacitor, eDTC), 在其上方整合邏輯小晶片(Logic Chiplet)與高頻寬記憶體(High-Bandwidth Memory, HBM)等各類功能晶片。CoWoS 自 2012 年起已投入量產, 其矽中介層(Silicon Interposer)尺寸最高可達 3.3 倍光罩。 |
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CoWoS-R(RDL): |
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以重分佈層(RDL)聚合物與銅線取代矽中介層。成本較低﹑設計彈性高, 主要應用於網絡通設備或邊緣 AI。 |
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CoWoS®-R先進封裝服務藉由多層線路重佈層(Redistribution Layer, RDL)中介層, 連接系統單晶片(System-on-Chip, SoC)及/或高頻寬記憶體(High-Bandwidth Memory, HBM)晶片, 自2023年起投入量產, 以實現異質整合。RDL中介層由聚合物與銅導線組成, 且相對具有韌性, 能增強C4焊點的完整性, 支援較大尺寸的封裝, 以滿足極其複雜的功能需求。 |
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CoWoS-L(Local
Silicon Interconnect): |
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結合矽中介層(局部以矽橋 LSI 串聯高速互連)與 RDL。能支援比 CoWoS-S 更大的封裝尺寸與更多 HBM 堆疊, 是近期高階 AI 晶片(如 NVIDIA Blackwell 系列)的擴產與採用重點。 |
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台積首個3.5倍光罩尺寸的CoWoS®-L已於2024年投入生產。緊接著, 為滿足更高封裝性能與 AI 算力需求, CoWoS-L 持續擴大中介層尺寸, 以便在 CoWoS 封裝中整合更多矽晶片(Silicon)與記憶體。 |
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最新發展與挑戰 |
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尺寸與良率突破: |
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隨著 AI 晶片搭載更多 HBM, 台積電持續放大 CoWoS 尺寸, 5.5 倍光罩尺寸的 CoWoS 良率已超過 98%, 並計畫在 2028 年推進至 14 倍光罩尺寸。 |
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散熱瓶頸: |
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封裝尺寸與晶片功耗同步急遽放大, 散熱已成為異質整合的實際瓶頸。 |
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2026年9月2日
CoWoS (2)
標籤:
X-06 CoWoS (B)
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