影響晶片良率的因素

在半導體製造領域, 良率(Yield; 屈服)是決定成本與競爭力的核心指標。 影響良率的因素極其複雜, 通常可以從設計﹑製程材料﹑環境控制﹑以及設備及參數等五大維度來進行探討。

顯微鏡下的晶片

以下是影響晶片良率的主要關鍵因素： 1. 物理缺陷與環境污染(Defect & Contamination) 這是最常見的“硬傷”, 通常會導致晶片出現短路或斷路。 微塵粒子(Particles)： 即使是奈米級的灰塵掉落在晶圓上, 也可能阻斷電路。 這就是為什麼晶圓廠需要極高等級的無塵室(Cleanroom)。 化學污染： 水質中的雜質﹑化學氣體的純度不足, 或是金屬離子污染, 都會改變半導體的電氣特性。 晶圓瑕疵： 原始矽晶圓(Raw Wafer)本身的晶格所存在的缺陷或表面平整度不佳。 2. 製程技術限制(Process Variations) 隨著製程縮減至3nm甚或2nm, 容錯空間變成極小, 微小的波動都會造成失效。 光刻技術(Photolithography)： 曝光時的對準精度(Overlay)或聚焦深度(DOF)若有偏移, 自然導致電路圖形畸變。 蝕刻與薄膜沉積： 蝕刻深度不一或薄膜厚度不均勻, 當然會導致晶片內各點的電阻值或電容值產生差異。 CMP(化學機械平坦化)： 若研磨不夠平整, 當然會影響後續層數的堆疊精度。 3. 設計端的影響(Design for Manufacturing, DFM) 有時候良率低不是工廠的問題, 而是設計上太過於“極限”或“擁擠”。 關鍵區域(Critical Area)： 設計時線路過於密集, 會增加被微塵粒子破壞的機率。 冗餘設計(Redundancy)： 在記憶體(例如SRAM)設計中, 若沒有加入足夠的備用電路(Spare Rows/Cols), 一旦某個單元失效, 則整顆晶片就報廢了。 4. 靜電與電性問題(ESD & Electrical Stress) 靜電放電(ESD)： 在搬運或加工過程中, 靜電可能擊穿薄弱的絕緣層。 天線效應(Antenna Effect)： 在製程中所累積的電荷若無法及時適當釋放, 則其電壓會逐漸升高最終可能會燒毀電晶體的閘極(Gate)。 5. 製作機具的突發狀況 例如突然的電力波動或不可控制的環境震動, 常見實因機具軸承或導軌的磨耗所引起。 一般良率損失的分析表 類  別 主要原因 改善措施 隨機性缺陷 (Random) 灰塵﹑雜質﹑設備故障 提高無塵室等級﹑加強過濾系統 系統性缺陷 (Systematic) 設計不當或製程參數未優化 調整光罩設計(OPC)﹑優化製程配方 參數性失效 (Parametric) 電壓﹑電流或頻率未達標準 統計製程控制(SPC)﹑元件特性分析 其他突發狀況 潛在缺陷 針對缺陷進行專案研究與改善   如何提升良率？ 目前業界主要透過“大數據統計及分析” 以及利用 AI的學習來找出關鍵性變數： WAT(Wafer Acceptance Test) 晶圓驗收測試： 在晶圓完工後進行電性測試, 以確認電晶體的基本參數。 CP(Circuit Probing)電路探測：  對晶圓上的每一顆晶粒(Die)進行針測, 標記壞掉的晶片。 失效分析(Failure Analysis)：  利用掃描電子顯微鏡(SEM) 或透射電鏡(TEM)切開晶片, 觀察故障晶片, 解析到底是在哪一個階層出錯。 採用優質設備(Use Good Equipment)：  當製程機具越先進(例如採用EUV極紫外光技術), 或設備的穩定性良好, 那麼對良率的影響就越顯著。   撰文：Google AI 編審：J-P 2026/2/28 CoWos (Chip on Wafer on Substrate) https://www.bnext.com.tw/article/82088/tsmc-cowos-type-explanation